RTL优化不再只靠改写代码：Dr. RTL在20个真实设计上把时序违例平均压低21.3%
核心概要
寄存器传输级（RTL）代码的优化长期依赖人工改写，而现有评测多在人为退化的设计上、用较弱的综合流程衡量收益，难以说明改写是否真能超过商用综合工具。Dr. RTL把时序分析、并行改写与商用综合、顺序等价性检查串成闭环，并把成功与失败的改写经验沉淀为可复用的模式—策略技能。在20个原始人工编写的RTL设计上，它相对商用综合平均把最差负裕量（WNS）改善21.3%、总负裕量（TNS）改善16.9%，面积减少5.8%，平均顺序等价性检查通过率为86%。
深度剖析
RTL优化被放进一个以商用综合结果为准的闭环里：智能体改写代码后，必须通过商用综合和顺序等价性检查，才被计入收益。 此前的RTL优化评测常从人为退化的设计出发，用开源综合流程衡量，收益可能只是恢复被注入的低效，或做已被强综合工具吸收的变换。 在36个参考型任务上，36个人工优化参考中有35个在商用compile_ultra综合后仍优于对应的次优实现，说明综合之后仍留有可优化的空间。
Dr. RTL由三个分工明确的智能体协作：一个读综合后的时序报告并把关键路径映射回RTL结构，一个并行生成多个候选改写，一个跑商用综合与顺序等价性检查给出面积、时序和正确性反馈。 编排器记录每轮优化轨迹，并挑出等价且更优的候选进入下一轮，使优化决策直接对应实测的实现质量。 评测使用20个来自开源项目的人工编写Verilog设计，平均812行代码，覆盖处理器、通信接口、缓冲区和信号处理模块，每个设计迭代10轮、每轮5个并行候选。
每次尝试都被记录为“诊断出的瓶颈—所用改写—综合与等价性检查结果”，同一父本RTL产生的候选按相对结果比较，再提炼成模式—策略对存入带置信度的技能库。 模式描述反复出现的瓶颈，如深译码逻辑、高扇出、多路选择器密集；策略描述对应变换，如条件预计算、信号复制、算术重构，无效变换也被记下以避免重复探索。 四折交叉验证中，从15个设计学到的技能用于5个未见设计，共提取47条模式—策略条目，其中12条高置信、16条中置信、6条低置信、13条为规避策略。
启示与展望
已展示的范围是20个原始人工编写的Verilog设计，平均812行、约三个模块，在Synopsys Design Compiler、Nangate 45纳米标准单元库和Cadence JasperGold顺序等价性检查下评测，每个设计迭代10轮、每轮5个候选；功耗未纳入优化目标，因为可靠的功耗估计需要依赖工作负载的翻转活动。
材料报告的是平均改善，20个设计中有9个同时改善时序与面积，其余设计并非两项都改善；平均顺序等价性检查通过率为86%，意味着仍有候选未通过等价性检查；技能迁移只在四折交叉验证中评估，跨工具链与跨工艺的表现未给出。