CircuitGate 用全局主输入支撑与重汇聚建模提升 AIG 表示，在 ForgeEDA 上把等价门识别 MAE 降低 21.7%
核心概要
作者提出 CircuitGate，一个面向与反相图（AIG）的功能感知表示学习框架：它显式编码带极性的全局主输入（PI）支撑、用支撑重叠感知的重汇聚门控调制扇入更新，并加入逻辑启发的布尔约束；在 ForgeEDA、EPFL 与 ITC'99 上，等价门识别与信号概率预测的 MAE 均优于所比较的 GNN 与电路专用方法，ForgeEDA 上相对次优方法分别降低 21.7% 与 13.8%，并在 ForgeEDA 到 OpenABC 的零样本迁移中取得最低等价门 MAE。
Figure 1: Motivating comparison between prior gate-level AIG representation methods and CircuitGate. Existing approaches mainly rely on local structural message passing, resulting in incomplete functional context and limited logic consistency, while CircuitGate explicitly models circuit-level functional dependencies and improves representation consistency.
arXiv深度剖析
CircuitGate 把 AIG 表示学习从局部门级消息传递推进到电路级功能建模：每个节点除门类型外还携带逻辑层级、变换后扇出、是否为汇点以及 PI 支撑覆盖率等 EDA 原生上下文，并显式编码按反相奇偶区分的全局 PI 支撑集合。 既有 GNN 方法（DeepGate 系列、FGNN、FuncGNN、PolarGate、HOGA、WideGate 等）主要沿局部连通性传播信息，有限跳数难以保留深逻辑层级中的全局 PI 依赖；该工作把变量长度的支撑集合压缩为固定宽度表示，作为跨层不变的电路级先验注入每个节点。 在 ForgeEDA（83,155 个电路实例，来自 4,450 个 AIG、1,189 个开源设计）上，去掉 PI 依赖编码使 MAE 退化 34.4%，是消融中最大的单项退化；去掉重汇聚建模退化 29.6%。
该工作用支撑重叠刻画重汇聚扇入之间的共享上游依赖，并以依赖门控自适应地决定全局 PI 信息在节点更新中的参与程度，同时保持原始 AIG 连通性不变。 以往消息传递把共享 PI 支撑的扇入当作彼此独立的结构邻居聚合，共享输入依赖只能间接反映在表示中；这里用六维重汇聚描述子（重汇聚存在性、Jaccard 重叠、重叠系数、对数共享支撑规模、归一化扇入深度失衡、同极性与反极性重叠对比）显式条件化局部传播。 在 ForgeEDA 上，merge-gate 重汇聚公式的 MAE 为 0.0433，相对二值标志公式降低 4.6%，相对完全去掉重汇聚建模降低 22.8%。
训练目标在任务监督之外加入逻辑启发的正则项：对显式 NOT 操作施加互补性约束，对二输入 AND 节点施加无需扇入独立假设的 Fréchet 概率界，从而鼓励功能等价电路在综合引起的结构变化下给出一致的表示。 该正则化针对的是功能保持的综合变换（resyn2、dc2、rewrite、refactor）会大幅改变拓扑而布尔功能不变这一张力，把跨结构实现仍然成立的布尔概率关系作为约束，而非依赖实现相关的拓扑模式。 在 20 个变换后的 ForgeEDA 测试电路上，CircuitGate 在四种综合变换下均取得最高 CKA（resyn2 0.7933、dc2 0.7866、rewrite 0.8775、refactor 0.8789），并在同一批匹配对上取得最低等价门 MAE。
在准确率与效率的联合权衡上，CircuitGate 以 2.8170M 参数、12.4393 ms 神经推理延迟取得 0.0433 的等价门 MAE 和最低 AEC（1.0275），并在完整电路上验证了一次性预处理的可扩展性。 相比 MGVGA，MAE 降低 23.1% 而延迟仅增加 1.3%；相比参数量更大的 DeepGate3（4.7272M、73.2356 ms）与 DeepGate4（4.6465M、172.2620 ms），在延迟与精度上同时占优。 延迟在 200 个测试电路的固定子集上以 batch size 1 测量，不含一次性图预处理；预处理在最大 525,762 节点、733,211 条边的完整电路上，特征构建 14.03 s、输入到缓存 14.89 s、峰值 RSS 2.73 GiB。
启示与展望
该结果面向以二输入 AND 与反相边构成的 AIG 表示学习，适用于逻辑综合、形式验证与优化流程中需要节点级功能表示的环节，例如等价门识别与信号概率预测。方法的价值在功能保持的综合变换（resyn2、dc2、rewrite、refactor）下被直接检验，因此最直接受益的是需要在不同综合实现之间保持表示一致性的场景。效率结论适用于所测规模：神经推理在 200 个测试电路子集上以 batch size 1 测量，一次性预处理在最大 525,762 节点、733,211 条边的完整电路上完成，峰值 RSS 2.73 GiB。跨数据集结论限于 ForgeEDA 到 OpenABC 的零样本迁移设置。
读者仍需关注若干开放问题。PI 支撑被描述为精确布尔功能支撑的结构近似，一个 PI 可能同时出现在偶极性与奇极性支撑集合中，这种近似在多大范围的电路结构上保持有效，文本未给出边界。重汇聚描述子只对二输入 AND 节点构造，其他节点使用零描述子，这一处理对以其他门型为主的电路意味着什么，尚待检验。ForgeEDA 测试集的正例率仅 0.464648%，AP 的绝对值需与该基准的正例率一起解读。超参数分析显示过强的逻辑正则或过浅的传播深度会明显退化，默认配置是在所评估指标上的一个工作点，而非唯一最优。此外，本文为快速解析版本，公式与部分表格数值在文本中未完整呈现，因此对具体公式形式与部分数值的复述以正文可读内容为限。