在200毫米硅晶圆上单片三维集成原子层沉积氧化物半导体
核心概要
该工作展示了在200毫米硅晶圆上实现晶圆级单片三维集成，堆叠三层原子层沉积的氧化铟（InOx）基器件（制造超过10万个），涵盖铁电、增强型和耗尽型场效应晶体管，获得低至0.04 V的阈值电压标准差、高达91.6 cm²V⁻¹s⁻¹的平均电子迁移率以及功能完整的跨层电路，并基于定制InOx工艺设计套件构建了面向大语言模型工作负载的四层三维存内计算加速器，相比二维基线实现1.4倍至2.9倍加速和相当的能耗-延迟积改善。
Fig. 1: Multi-tier ALD InO x integration on 200-mm wafers.
PubMed深度剖析
在200毫米硅晶圆上实现了三层原子层沉积InOx基器件的晶圆级单片三维集成，制造器件超过10万个，包含铁电、增强型和耗尽型场效应晶体管。 此前单片三维集成多依赖其他材料体系或较小规模验证，该工作将原子层沉积InOx与晶圆级三维堆叠结合，并同时覆盖多种器件类型。 基于200毫米晶圆上超过10万个器件的制造与电学表征，报告了阈值电压标准差低至0.04 V和平均电子迁移率高达91.6 cm²V⁻¹s⁻¹。
实现了功能完整的跨层电路，表明三维堆叠的各层之间可以协同工作。 跨层电路的功能验证将单片三维集成从单器件层面推进到电路层面。 文中报告了“fully functional cross-tier circuits”，但摘要未给出电路规模或良率的具体数字。
基于定制InOx工艺设计套件开发了面向大语言模型工作负载的四层三维存内计算加速器，相比二维基线实现1.4倍至2.9倍加速和相当的能耗-延迟积改善。 将原子层沉积InOx单片三维集成平台与存内计算加速器设计结合，并针对大语言模型工作负载进行评估。 加速比和能耗-延迟积改善来自与二维基线的对比，具体基准配置和仿真或实测条件在摘要中未展开。
启示与展望
该结果适用于200毫米硅晶圆上的原子层沉积InOx单片三维集成，面向需要垂直堆叠逻辑与存储器件的人工智能硬件和先进电子学场景；其加速器评估针对大语言模型工作负载，并与二维基线比较。
摘要未说明跨层电路的规模与良率、四层加速器的基准配置与评估方式（仿真或实测）、能耗-延迟积改善的具体数值，以及0.04 V阈值电压标准差对应的器件类型和测试条件；这些是读者在判断平台成熟度时仍需关注的问题。