模拟版图不再先定尺寸再布线：CASCoDe 让大语言模型智能体接管结构决策，20 个放大器全部 DRC 与 LVS 干净
核心概要
模拟版图自动化的瓶颈不在单步工具，而在尺寸与物理结构之间缺少可回退的协调。CASCoDe 把尺寸候选、楼层规划、行内细化与布线尝试组织成层级离散动作，让大语言模型智能体在提取后的电学反馈上做树搜索。在 20 个 SKY130 放大器上，它是唯一对每个电路都给出 DRC 与 LVS 干净布线版图的流程，相对同一 PCell 上的 APPlace 面积减少 59–85%（均值 71%）。
深度剖析
模拟电路的版图面积与后仿性能取决于尺寸和物理结构之间的联合决策，而现有流程把物理搜索空间在控制器运行前就固定下来，布线后提取的电学结果无法回头改动上游选择。CASCoDe 把这些专家决策写成可执行、可回退的动作，让同一个循环从尺寸候选池一路走到通过验证的 GDS。 此前的自动流程中，尺寸在进入布局时即被固定，后仿结果不回馈到更早的决策；行式综合与后仿驱动尺寸虽然把提取性能带入参数优化，探索仍被预设的行高织物或布局生成器的物理选择所限定。 在 20 个 SKY130 放大器（10 个单级、5 个两级、5 个三级，每个 6–39 个器件）上，CASCoDe 是唯一对全部 20 个电路给出 DRC 与 LVS 干净布线版图的流程，APPlace、MAGICAL、ALIGN 分别只在 15、0、1 个电路上干净。
智能体操作的不是工具参数，而是楼层规划形式、行内器件排布、器件形状与布线配置这些结构性对象，因此一次局部诊断可以落成一次定向的版图改动。 动作空间按尺寸候选池、结构楼层规划、行内细化、布线尝试选择四层组织，智能体在其上做反馈引导的树搜索，并自行编写针对具体电路的楼层规划生成器与辅助脚本。 执行层在未修改的工具之上做接口适配，使每个动作落在精确坐标上，并由 DRC、LVS 与 RC 提取后仿真判定；在相同 PCell 上与 APPlace 相比面积减少 59–85%（均值 71%），平均器件密度从 0.39 升到 0.74，平均后仿 FoM 为 6.92，高于 APPlace 的 6.76、MAGICAL 的 6.04 与 ALIGN 的 6.52。
启示与展望
已展示的范围是 SKY130 工艺下 20 个放大器，含单级、两级与三级拓扑，每个电路 6–39 个器件，两级与三级设计带 MIM 补偿电容；所有版图由 DRC、LVS、功能检查与 RC 提取后仿真在固定测试台与固定性能要求下判定。消融另加一个 LDO 与一个比较器，智能体模型敏感性实验在同样五个电路上进行。
交付的版图仍不及精心手工设计的版图，智能体只能组合预定义动作与自己编写的桥接工具，目标函数只覆盖布线面积与固定测试台下的后仿性能，因此梯度感知匹配、敏感网络屏蔽与可靠性等 DRC、LVS 和这些指标未捕捉的做法没有被显式优化。一次运行平均 61 次试验、94 分钟与 0.42 M token，三级类增至 233 分钟，成本随电路规模上升；首个在面积与 DRC 上胜过所有基线的版图平均出现在 11 分钟、约 12% 的预算处，后续细化需要额外试验换取。